英國劍橋大學(xué)和日本科學(xué)技術(shù)振興事業(yè)團(tuán)CREST計(jì)劃研究小組，日前成功地在厚度20nm的納米結(jié)晶硅薄膜上制作出可在室溫下正常工作的單電子晶體管。這些薄膜在非晶硅原料中含有直徑4～8nm的硅結(jié)晶粒子。
在源極和漏極之間，以點(diǎn)接合方式設(shè)計(jì)尺寸20nm×20nm的獨(dú)立門電路，形成了晶體管。通過低溫氧化和高溫非晶硅處理，有選擇地使晶界（grainboundary）發(fā)生氧化來形成隧道勢(shì)壘（tunnelbarrier），從而成功地增加了隧道勢(shì)壘的勢(shì)能（potentialenergy）。由此，就形成了內(nèi)含10nm以下晶粒的氧化硅結(jié)構(gòu)所構(gòu)成的“自然”隧道勢(shì)壘，并在室溫條件下觀測(cè)到了單電子的帶電效應(yīng)。元件特性取決于點(diǎn)接合部分的晶粒。材料成長(zhǎng)法及元件形成法由于與硅制備技術(shù)非常相似，因此今后有望用于實(shí)現(xiàn)大型納米電路集成系統(tǒng)。
在源極和漏極之間，以點(diǎn)接合方式設(shè)計(jì)尺寸20nm×20nm的獨(dú)立門電路，形成了晶體管。通過低溫氧化和高溫非晶硅處理，有選擇地使晶界（grainboundary）發(fā)生氧化來形成隧道勢(shì)壘（tunnelbarrier），從而成功地增加了隧道勢(shì)壘的勢(shì)能（potentialenergy）。由此，就形成了內(nèi)含10nm以下晶粒的氧化硅結(jié)構(gòu)所構(gòu)成的“自然”隧道勢(shì)壘，并在室溫條件下觀測(cè)到了單電子的帶電效應(yīng)。元件特性取決于點(diǎn)接合部分的晶粒。材料成長(zhǎng)法及元件形成法由于與硅制備技術(shù)非常相似，因此今后有望用于實(shí)現(xiàn)大型納米電路集成系統(tǒng)。
